Маршрут FPGA / HDL¶

Блок 5. HDL/FPGA-поток и Xilinx-инструменты¶

Назначение¶

Блок показывает, как подготовленная модель превращается в HDL, интегрируется в проект Vivado и связывается с процессорной частью SoC.

Почему блок важен¶

Он соединяет алгоритмическую часть курса с настоящей аппаратной сборкой и делает FPGA не абстракцией, а рабочим инженерным этапом.

Основные темы¶

ограничения HDL-friendly моделей;
генерация HDL из Simulink;
тестбенч и функциональная верификация;
Vivado block design и IP-интеграция;
адресное пространство, интерфейсы и управление из PS;
базовый цикл сборки и отладки.

Практическая часть¶

подготовка модели к HDL Coder;
анализ структуры сгенерированного HDL;
интеграция IP в Vivado;
сопоставление симуляции, синтеза и аппаратного поведения.

Инструменты блока¶

Основной набор инструментов: Simulink, HDL Coder, Vivado, Vitis.

Что должно получиться на выходе¶

структурная схема тракта;
карта интерфейсов и регистров;
результаты синтеза или оценки ресурсов;
отчёт по HDL/FPGA-маршруту.

Структура папки блока¶

block_05_fpga_hdl_flow/
├── README.md
├── README_ru.md
├── README_en.md
├── CONTENTS_ru.md
├── CONTENTS_en.md
├── assets/
├── images/
├── kicad/
├── simulink/
├── matlab/
├── python/
├── cpp/
├── gnuradio/
└── reports/

assets/ — справочные данные и вспомогательные материалы;
images/ — диаграммы, скриншоты и фотографии;
kicad/ — схемы и электрические пояснения;
simulink/, matlab/, python/, cpp/, gnuradio/ — модели и инструменты анализа;
reports/ — отчёты и шаблоны оформления.

Следующий шаг¶

После завершения блока студент должен быть готов использовать его результаты как основу для следующего этапа курса и связанного практического эксперимента.