05. DSP-цепочка в FPGA

Зачем это нужно

Этот раздел объясняет, как DSP-алгоритмы реализуются в FPGA не как код, а как потоковая схема.

Основная идея

flowchart TB
    classDef dsp fill:#DCFCE7,color:#0F172A,stroke:#16A34A;

    IN["Input samples"]:::dsp
    MIX["Mixer"]:::dsp
    FIR["FIR filter"]:::dsp
    RES["Resampler"]:::dsp
    OUT["Output stream"]:::dsp

    IN --> MIX --> FIR --> RES --> OUT

Особенности FPGA реализации

1. Streaming

• каждый такт обрабатывается один отсчёт;
• нет «функций», есть pipeline.

2. Latency

• каждый блок добавляет задержку;
• важно учитывать при синхронизации.

3. Throughput

• определяется частотой тактирования;
• можно обрабатывать поток без остановки.

4. Параллелизм

• несколько блоков работают одновременно;
• возможно распараллеливание фильтров.

Практический вывод

FPGA это не CPU. DSP здесь это архитектура данных и потоков, а не последовательный код.